Pratique d'application
Quand quatre caméras sur une ligne renvoient toutes vers un serveur central pour la détection, la bande passante ne suit pas et la latence ne peut pas être compressée. Le meilleur chemin est de faire la capture, le prétraitement et l'inférence sur la carte elle-même, ne renvoyant que les résultats de détection et un aperçu compressé. Cet article divise l'architecture embarquée IA périphérique en rôles PS/PL, avec le budget de bande passante et le chemin de déploiement du modèle.
2026-10-23·Lire la suite →
Pratique d'application
Le design d'origine utilise Xilinx Zynq-7000 (XC7Z020) pour le schéma hétérogène ARM logiciel + logique réaliste FPGA, et maintenant il doit passer au national. Remplacer la puce signifie-t-il réécrire tout le projet, ou seulement des changements locaux ? Cet article divise la migration de HWD7Z020 (compatible XC7Z020) sur PBC7Z020G/021G en trois couches — logiciel PS, logique PL, boot et BSP — et détaille le volume réel de changement, les parties réutilisables et les points de risque.
2026-10-22·Lire la suite →
Analyse de solutions
Quand plusieurs ADC haute vitesse, faisceaux radar ou flux vidéo convergent, le cuivre plafonne après quelques mètres et le PCIe ne peut quitter le châssis. Le bon backhaul est de piloter SFP+/QSFP directement depuis les transceivers GTX/GTH du FPGA, d'offloader la MAC et la pile IP/UDP sur puce, et d'envoyer seulement le payload sur fibre au débit de ligne. Cet article calcule le débit de ligne 10G/25G, le payload UDP, le budget de lien et la division interne du FPGA.
2026-10-21·Lire la suite →
Pratique d'application
Une sonde ultrasonore couleur 128 canaux échantillonne chaque canal avec un ADC 12 bits, 40 MS/s, donnant un débit de données brutes d'environ 7,7 Go/s — un niveau qu'un CPU ne peut absorber, et encore moins imager en temps réel. La bonne approche est de faire tourner d'abord le faisceau, la détection d'enveloppe et le sous-échantillonnage à l'intérieur du FPGA, et seulement passer les données imagées compressées à l'hôte. Cet article découpe la chaîne 128 canaux en étapes, budgète le débit à chaque étape, et explique exactement ce que fait le FPGA entre deux.
2026-10-20·Lire la suite →
Perspectives sectorielles
Une carte FPGA qui tourne au labo plante en atelier — dérives de température, connexions desserrées, échec CEM. Les cartes FPGA grade industriel doivent fonctionner de façon fiable de -40 °C à 85 °C, survivre à 5g de vibration, et passer les tests CEM CEI 61000. Cet article détaille le design de gradient thermique, le renforcement vibration, le blindage CEM, et comment choisir une carte qui survit vraiment au déploiement.
2026-10-19·Lire la suite →
Analyse de solutions
PCIe qui drop occasionnellement, JESD204B qui ne verrouille pas, lien vidéo qui scintille — souvent ce n'est pas le code RTL, c'est le design d'horloge. Les transceivers haute vitesse FPGA sont extrêmement sensibles à la gigue de l'horloge de référence, et chaque étage de l'arbre d'horloge depuis l'oscillateur → buffer d'horloge → réseau global FPGA ajoute de la gigue. Cet article explique comment calculer le budget de gigue, concevoir l'arbre d'horloge et éviter les pièges courants.
2026-10-16·Lire la suite →
Pratique d'application
Le cœur de la radio logicielle (SDR) : numériser le signal RF le plus tôt possible, et laisser le traitement du signal au FPGA. Une chaîne typique de frontend SDR large bande est : antenne → LNA → mélangeur → ADC → FPGA (DDC + FFT + démodulation). Le long de cette chaîne, la bande passante des transceivers FPGA, le buffer DDR et la puissance DSP déterminent la bande passante instantanée que vous pouvez atteindre.
2026-10-15·Lire la suite →
Guide de sélection
L'erreur de sélection FPGA la plus courante : choisir d'abord un modèle de puce et rétro-concevoir les besoins, ou ne regarder que le prix sans marge de ressources. Le bon ordre : définir les besoins en bande passante (paires de transceivers) → calculer les ressources logiques (LC/DSP) → choisir la carte la moins chère qui satisfait les deux. Cet article transforme la gamme principale de Duyuan en une matrice de décision réutilisable.
2026-10-14·Lire la suite →
Pratique d'application
Multiplexer quatre flux caméra 1080p en une sortie 4K ressemble à « juste mettre quatre images ensemble », mais derrière se cache une facture de bande passante : bande passante d'entrée, bande passante frame buffer DDR, bande passante du moteur de scaling, et bande passante de sortie — quatre couches empilées. Trompez-vous sur le calcul et vous obtenez du saccade, du déchirement ou une surcharge DDR. Cet article déroule chaque couche depuis l'horloge pixel.
2026-10-12·Lire la suite →
Pratique d'application
Sur une ligne d'inspection de défauts, du pixel caméra au signal de rejet, où le FPGA est-il irremplaçable ? Cet article calcule d'abord le budget de bande passante du flux complet, puis détaille les quatre rôles du FPGA dans la chaîne visuelle, compare les limites temps réel des algorithmes classiques vs deep learning, et termine par un choix matériel déployable sur un cas réel d'AOI à joints brasés sur PCB.
2026-10-08·Lire la suite →
