Analyse de solutions
Quand plusieurs ADC haute vitesse, faisceaux radar ou flux vidéo convergent, le cuivre plafonne après quelques mètres et le PCIe ne peut quitter le châssis. Le bon backhaul est de piloter SFP+/QSFP directement depuis les transceivers GTX/GTH du FPGA, d'offloader la MAC et la pile IP/UDP sur puce, et d'envoyer seulement le payload sur fibre au débit de ligne. Cet article calcule le débit de ligne 10G/25G, le payload UDP, le budget de lien et la division interne du FPGA.
2026-10-21·Lire la suite →
Analyse de solutions
PCIe qui drop occasionnellement, JESD204B qui ne verrouille pas, lien vidéo qui scintille — souvent ce n'est pas le code RTL, c'est le design d'horloge. Les transceivers haute vitesse FPGA sont extrêmement sensibles à la gigue de l'horloge de référence, et chaque étage de l'arbre d'horloge depuis l'oscillateur → buffer d'horloge → réseau global FPGA ajoute de la gigue. Cet article explique comment calculer le budget de gigue, concevoir l'arbre d'horloge et éviter les pièges courants.
2026-10-16·Lire la suite →
Analyse de solutions
Les cartes de dev FPGA n'ont jamais assez d'IO : vous avez besoin d'un ADC haute vitesse, d'un module optique, ou de capteurs LVDS — et vous ne voulez pas redessiner le PCB à chaque fois. FMC (FPGA Mezzanine Card, standard VITA 57) résout cela : une carte porteuse + une bibliothèque de cartes mezzanine standard, on swap la carte pour changer l'interface. Cet article déroule LPC vs HPC, budget de broches et configurations mezzanine courantes.
2026-10-13·Lire la suite →
Analyse de solutions
La facture de bande passante PCIe est bien plus complexe que le chiffre sur la fiche technique — débit brut, surcharge de codage, surcharge protocolaire, efficacité DMA et goulot DDR grignotent chacun ce « 16 Go/s ». Cet article déroule Gen3 x4/x8/x16, jusqu'au matching DDR et DMA, et donne une méthode réutilisable pour estimer la bande passante nette.
2026-10-09·Lire la suite →
