Construire un frontend SDR large bande : chaîne de signal de l’ADC au FPGA
Le cœur de la radio logicielle (SDR) : numériser le signal RF le plus tôt possible, et laisser le traitement du signal au FPGA. Une chaîne typique de frontend SDR large bande est : antenne → LNA → mélangeur → ADC → FPGA (DDC + FFT + démodulation). Le long de cette chaîne, la bande passante des transceivers FPGA, le buffer DDR et la puissance DSP déterminent la bande passante instantanée que vous pouvez atteindre.
1. Chaîne de signal du frontend SDR
Une chaîne de réception SDR large bande complète :
- Antenne + frontend RF : reçoit les signaux en ondes, amplifie via LNA, filtre passe-bande.
- Mélange / échantillonnage direct : soit transposer vers IF puis échantillonner, soit échantillonnage RF direct (ADC large bande échantillonnant DC~6 GHz).
- Échantillonnage ADC : numérise le signal analogique, sortie données série JESD204B.
- Traitement FPGA : reçoit JESD204B → DDC (transposition descendante numérique) → FFT / démodulation → upload vers l’hôte via PCIe.
Le FPGA fait trois choses dans cette chaîne : capturer les données série haute vitesse, effectuer la transposition descendante numérique temps réel, et transférer les données vers l’hôte via PCIe. Ces trois tâches définissent le choix du FPGA.
2. Comment calculer la bande passante instantanée
La métrique SDR la plus critique est la bande passante instantanée (IBW) — la bande passante que le FPGA peut traiter en temps réel après l’échantillonnage ADC.
| Métrique | Formule | Exemple (AD9680 14 bits 1 GSPS) |
|---|---|---|
| Fréquence d’échantillonnage ADC | f_s | 1 GSPS |
| Bande passante de Nyquist théorique | f_s / 2 | 500 MHz |
| Bande passante de sortie DDC | f_s / décimation | déc=4 → 125 MHz |
| Débit de voie JESD204B | f_s × 14 bit + surcharge de trame | ≈ 10,24 Gbps/voie |
| Paires de transceivers FPGA | voies par ADC | AD9680 → 4 voies |
Exemple de budget bande passante
Exigence projet : 100 MHz de bande passante instantanée, ADC double canal.
- ADC : AD9680 (14 bits, 1 GSPS, JESD204B), 4 voies par canal @ 10,24 Gbps.
- Canaux ADC doubles : besoin de 8 paires de transceivers.
- Débit post-DDC : 100 MHz × 2 ch × 16 bit (I/Q) = 3,2 Go/s.
- Bande passante théorique PCIe Gen2 x8 ≈ 3,2 Go/s → pleine charge, besoin de marge.
- Conclusion : choisissez DUK7410T (8× GTP + PCIe Gen2 x8) tout juste adapté, mais nécessite un buffer DMA ping-pong.
3. Besoins en ressources côté FPGA
Besoins en ressources FPGA pour frontend SDR :
| Ressource | Usage | Besoins typiques (double 100 MHz IBW) |
|---|---|---|
| Transceivers haute vitesse | JESD204B RX + upload PCIe | 8 (ADC) + 4 (PCIe) = 12 paires |
| DSP slice | DDC NCO + filtre FIR + FFT | ~500~800 |
| BRAM | Buffer FIFO + ping-pong | ~20~40 Mo |
| Bande passante DDR | Grand buffer + DMA PCIe | ≥ 5 Go/s |
| Cellules logiques | IP JESD204B + DDC + DMA PCIe | ~100K~150K LC |
4. Choix de carte par scénario
Entrée de gamme : DUK7410T (9 999 ¥) — SDR 100 MHz mono-canal
8× GTP adaptent juste une mezzanine AD9680 (4 voies), les 4 paires restantes font tourner PCIe Gen2 x8. 4 Go DDR3 pour buffer ping-pong. Adapté à l’éducation, à la surveillance de spectre mono-canal.
Mainstream : DUF7690T (24 999 ¥) — SDR 200 MHz double canal
36× GTH @10,3G, double FMC HPC pour deux mezzanines ADC. 3 600 DSP slices gèrent facilement le DDC 8 canaux. PCIe Gen3 x8 double la bande passante. Adapté à la surveillance de spectre large bande, aux prototypes de guerre électronique.
Haut de gamme : XCKU15P (15 999 ¥) — SDR à échantillonnage RF direct
Les transceivers GTY 28G supportent le débit de voie JESD204C 24 Gbps. 8 Go DDR4 ECC 19,2 Go/s. Adapté à l’échantillonnage RF direct (ADC 6 GHz), MIMO multi-canal, prototypes en réseau phasé.
5. Trois pièges courants
Piège 1 : le débit de voie JESD204B dépasse la limite du transceiver
AD9680 à 1 GSPS plein a un débit de voie ≈ 10,24 Gbps. Le GTP du DUK7410T plafonne à 6,6 Gbps — impossible de connecter ! Il faut sous-échantillonner à 250 MSPS (débit de voie ≈ 2,5 Gbps). Ou monter vers DUF7690T (GTH @10,3G).
Piège 2 : bande passante DDR insuffisante cause perte de données
Les 3,2 Go/s post-DDC doivent être écrits en DDR puis lus via PCIe. La DDR3 14,9 Go/s est théoriquement suffisante, mais l’efficacité réelle de commutation lecture/écriture n’est que de 60 % — ≈ 9 Go/s. Calculez soigneusement pour le double canal ; si insuffisant, montez vers DDR4.
Piège 3 : mauvais alignement d’horloge, JESD204B ne verrouille pas
JESD204B nécessite l’alignement Device Clock + SYSREF. L’horloge de la mezzanine ADC doit router via la broche FMC CLK0 vers les entrées d’horloge globale MRCC/SRCC du FPGA. Si le routage PCB est mauvais, peu importe le prix de la puce, cela ne marchera pas.
Le frontend SDR ne consiste pas à acheter le FPGA le plus cher, mais à avoir les bons calculs sur le débit de voie ADC, la bande passante instantanée, le buffer DDR et l’upload PCIe. Trois calculs — paires de transceivers, DSP, bande passante DDR — et le choix de carte tombe naturellement.
