Le vrai coût de la migration FPGA chinoise : un cadre TCO de Xilinx vers FMSH/Pango
La substitution nationale n’est pas aussi simple que « remplacer une puce ». Beaucoup d’équipes ne comparent que le prix unitaire et les ressources logiques lors du choix, pour découvrir en migrant que le toolchain, les IP cores, les routages PCB et la courbe d’apprentissage des ingénieurs doivent tous être recalculés. Cet article donne un cadre TCO (Total Cost of Ownership) qui détaille chaque coût de migration, pour décider si cela vaut le coup.
1. Décomposer le coût de migration en quatre blocs
Migrer un projet Xilinx vers un FPGA chinois (série FMSH JFM7, séries Pango Titan3 / Kosmo-2) n’est pas une dépense ponctuelle mais quatre lignes parallèles :
| Poste de coût | Contenu | Part typique |
|---|---|---|
| Migration toolchain | Flux de projet Vivado, fichiers de contraintes, IP Catalog, fermeture de temporisation | 15 %~25 % |
| Réécriture IP core | Reconfiguration PCIe, contrôleur DDR, PHY SerDes | 30 %~40 % |
| Changements matériels | Différences de boîtier BGA, redraw couches PCB, arbre d’alim, cadencement | 15 %~25 % |
| Travail & validation | Ingénieurs apprenant le nouveau toolchain, revalidation carte, itérations de temporisation | 20 %~30 % |
2. Migration toolchain : de Vivado vers l’EDA nationale
Les projets Xilinx utilisent Vivado Design Suite. Les cibles de migration correspondent ainsi :
| Plateforme d’origine | Cible nationale | Outil | Difficulté |
|---|---|---|---|
| Xilinx Vivado | FMSH série JFM7 | EDA propriétaire FMSH | Moyenne — structure de projet similaire, remappage librairie IP nécessaire |
| Xilinx Vivado | Pango Titan3 / Kosmo-2 | Pango Design Suite (PDS) | Moyenne-faible — UI PDS proche de Vivado, syntaxe contraintes largement compatible |
Ce qui change réellement
- Fichiers de contraintes : format .xdc largement compatible, mais la numérotation des broches doit être remappée (carte des billes BGA différente).
- IP Catalog : Xilinx FIFO Generator, BRAM Controller et IP PCIe ne peuvent être réutilisés directement ; il faut ré-instancier les IP correspondantes du fournisseur national.
- Fermeture de temporisation : les FPGA nationaux ont typiquement des marges de temporisation un peu plus serrées à grade de vitesse identique. Un design 100 MHz avec 20 % de marge sur Xilinx n’en aura peut-être que 5 %~10 % après migration, nécessitant une optimisation du chemin critique.
Estimation de coût : une équipe FPGA de 3~5 personnes a besoin d’environ 2~4 semaines pour apprendre le toolchain. À ~30k ¥/personne-mois, cela représente environ 20k~50k ¥ (ponctuel).
3. Réécriture IP core : le bloc le plus coûteux
Le toolchain est de la « ré-apprentissage » ; les IP cores sont du « refaire ». C’est le plus gros bloc de coût dans la migration.
| Type d’IP | Natif Xilinx | Équivalent national | Effort de réécriture |
|---|---|---|---|
| Contrôleur DDR | MIG (DDR3/DDR4) | PHY + contrôleur DDR FMSH / Pango | Élevé : temporisation, calibration, flux d’entraînement diffèrent |
| Bloc dur PCIe | Integrated Block for PCIe | FMSH PCIe Gen3 x8 / Pango PCIe Gen4 x8 | Moyen : re-régler config, logique d’énumération réutilisable |
| SerDes (GTX/HSST/MGT) | 7-series GTX / UltraScale GTH | FMSH GTX / Pango HSST | Élevé : horloge de référence, pre-emphasis, égalisation tous re-réglés |
| FIFO / BRAM / DSP | Block RAM Generator / FIFO Generator | IP équivalent fournisseur national | Faible : régénérer, logique réutilisable |
Pourquoi la réécriture d’IP est-elle coûteuse ? Les IP d’interface haute vitesse (DDR, PCIe, SerDes) ne sont pas juste « changer un paramètre » — cela implique l’intégrité de signal au niveau carte. Le routage PCB d’origine était réglé sur les designs de référence Xilinx ; après passage à un PHY national, les yeux (eye diagrams) doivent être re-mesurés, les paramètres d’égalisation re-trouvés, et l’entraînement de lien re-exécuté. C’est souvent la partie la moins maîtrisable d’un projet de migration.
Estimation de coût : un projet avec PCIe Gen3 x8 + DDR4 + plusieurs transceivers haute vitesse nécessite typiquement 1,5~3 mois pour la réécriture et la mise en route des IP, avec un coût de travail autour de 80k~150k ¥.
4. Changements matériels : le PCB doit-il être redessiné ?
Cela dépend de la puce nationale que vous ciblez :
- FMSH série JFM7 (compatible broches avec Kintex-7 / Virtex-7) : les définitions de broches BGA sont hautement compatibles avec la série 7 Xilinx. Le PCB peut être un swap broche à broche — pas de redraw de couches nécessaire, seules la référence de la puce et le réseau d’alimentation changent. C’est le chemin de migration le moins coûteux.
- Pango Titan3 / Kosmo-2 (nouvelle architecture) : les boîtiers BGA sont incompatibles avec Xilinx. Le PCB doit être redessiné de zéro — arbre d’alim, distribution d’horloge, routage haute vitesse suivent tous le design de référence de la nouvelle puce.
| Chemin de migration | Changement PCB | Coût matériel (ponctuel) |
|---|---|---|
| Xilinx Kintex-7 → FMSH JFM7K325T/K410T | Broche à broche, révision mineure | 10k~30k ¥ (fab PCB + matériaux) |
| Xilinx Kintex-7 → Pango Titan3 | Nouveau PCB | 50k~100k ¥ (redraw 4~6 couches + 2~3 tours de fab) |
| Xilinx ZYNQ → Pango Kosmo-2 SoPC | Nouveau PCB + port BSP ARM | 80k~150k ¥ (incluant BSP logiciel) |
5. TCO du travail : ne comptez pas seulement le « coût carte »
Beaucoup d’équipes ne comparent que les prix unitaires des puces lors du choix, ignorant le travail. Un TCO réaliste pour un projet de migration :
| Poste de coût | Petit (carte unique / prototype) | Moyen (carte niveau produit) | Grand (multi-cartes / production de masse) |
|---|---|---|---|
| Apprentissage toolchain | 2~4 semaines / 20k~50k ¥ | 4~6 semaines / 50k~80k ¥ | 6~8 semaines / 80k~120k ¥ |
| Réécriture IP core | 1 mois / 50k~80k ¥ | 2~3 mois / 100k~150k ¥ | 3~6 mois / 200k~400k ¥ |
| Changements PCB | 10k~30k ¥ | 50k~100k ¥ | 100k~200k ¥ |
| Validation & itération carte | 2~4 semaines / 20k~40k ¥ | 1~2 mois / 50k~100k ¥ | 2~3 mois / 150k~300k ¥ |
| TCO total | ~100k~200k ¥ | ~250k~450k ¥ | ~500k~1 000k ¥ |
Ces chiffres semblent grands, mais avec deux facteurs de fond :
- Le prix unitaire de la puce est réellement plus bas : Xilinx Kintex-7 XC7K410T est ~3 000~4 000 ¥/unité ; FMSH JFM7K410T est ~1 500~2 000 ¥/unité. Plus le volume est élevé, plus vous économisez.
- La sécurité d’approvisionnement est un bénéfice intangible : les puces Xilinx ont des délais d’importation longs et une allocation incertaine ; les puces nationales peuvent être sourcées localement en 2~4 semaines. Ce coût est difficile à quantifier mais critique pour les programmes de production.
6. Quand la migration en vaut-elle la peine ?
Tous les projets ne doivent pas migrer. Nous évaluons généralement trois conditions :
- Cycle de projet long (> 2 ans) : le coût de migration est ponctuel ; plus le cycle est long et le volume élevé, plus les économies sur le prix unitaire amortissent l’investissement de migration.
- Exigences élevées de certitude d’approvisionnement : les secteurs industriel, médical et les applications à haute exigence de sécurité de la chaîne logistique tirent le meilleur bénéfice intangible de la migration.
- Le design d’origine utilise la série 7 (Kintex-7 / Artix-7) : la série 7 a des pièces compatibles FMSH JFM7 directes, avec le chemin de migration le plus court et le moins coûteux. UltraScale+ / Versal n’ont pas encore d’alternatives nationales mûres — ne forcez pas la migration.
La migration FPGA chinoise n’est pas une question de « bon marché ou cher » — c’est de savoir si un investissement ponctuel peut être amorti par le volume et la sécurité d’approvisionnement. Calculez le TCO avant de décider de migrer.
— Équipe Ingénierie Duyuan
