Analyse de solutions
PCIe qui drop occasionnellement, JESD204B qui ne verrouille pas, lien vidéo qui scintille — souvent ce n'est pas le code RTL, c'est le design d'horloge. Les transceivers haute vitesse FPGA sont extrêmement sensibles à la gigue de l'horloge de référence, et chaque étage de l'arbre d'horloge depuis l'oscillateur → buffer d'horloge → réseau global FPGA ajoute de la gigue. Cet article explique comment calculer le budget de gigue, concevoir l'arbre d'horloge et éviter les pièges courants.
2026-10-16·Lire la suite →
Analyse de solutions
La facture de bande passante PCIe est bien plus complexe que le chiffre sur la fiche technique — débit brut, surcharge de codage, surcharge protocolaire, efficacité DMA et goulot DDR grignotent chacun ce « 16 Go/s ». Cet article déroule Gen3 x4/x8/x16, jusqu'au matching DDR et DMA, et donne une méthode réutilisable pour estimer la bande passante nette.
2026-10-09·Lire la suite →
Pratique d'application
Oscilloscopes, digitizers, radars à réseau phasé, radios logicielles et surveillance des vibrations haute vitesse — le cœur de tous ces systèmes est « échantillonnage ADC haute vitesse → empaquetage de données → transfert vers l'hôte pour traitement ». Pourquoi cette étape doit-elle utiliser un FPGA plutôt qu'un MCU, un DSP ou un CPU échantillonnant directement ? Pourquoi le connecteur FMC HPC et l'interface PCIe x8 sont-ils devenus la combinaison dorée pour les cartes d'acquisition haute vitesse ? Cet article part d'un projet réel d'acquisition 250 MSPS.
2026-10-07·Lire la suite →
