Arbre d’horloge FPGA et budget de gigue : pourquoi votre lien haute vitesse continue d’échouer
PCIe qui drop occasionnellement, JESD204B qui ne verrouille pas, lien vidéo qui scintille — souvent ce n'est pas le code RTL, c'est le design d'horloge. Les transceivers haute vitesse FPGA sont extrêmement sensibles à la gigue de l'horloge de référence, et chaque étage de l'arbre d'horloge depuis l'oscillateur → buffer d'horloge → réseau global FPGA ajoute de la gigue. Cet article explique comment calculer le budget de gigue, concevoir l'arbre d'horloge et éviter les pièges courants.